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I 2 C Timing Specifications
Guaranteed by design.
Symbol
Parameter
Conditions
Min.
Typ.
Max.
Units
f SCL
t BUF
t HD;STA
t LOW
t HIGH
t SU;STA
t SU;DAT
SCL Clock Frequency
Bus-Free Time between STOP and START Conditions
START or Repeated START Hold Time
SCL LOW Period
SCL HIGH Period
Repeated START Setup Time
Data Setup Time
Standard Mode
Fast Mode
Standard mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
4.7
1.3
4
600
4.7
1.3
4
600
4.7
600.0
250
100
100
400
kHz
? s
? s
ns
? s
ns
? s
ns
? s
ns
ns
ns
t HD;DAT
t RCL
t FCL
t RDA
t FDA
t SU;STO
C B
Data Hold Time
SCL Rise Time
SCL Fall Time
SDA Rise Time (6)
SDA Fall Time
Stop Condition Setup Time
Capacitive Load for SDA and SCL
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
Standard Mode
Fast Mode
0
0
20+0.1C B
20+0.1C B
20+0.1C B
20+0.1C B
20+0.1C B
20+0.1C B
20+0.1C B
20+0.1C B
4
600
3.45
900.00
1000
300
300
300
1000
300
300
300
400
? s
ns
ns
ns
ns
ns
ns
ns
ns
ns
? s
ns
pF
Note:
6.
Rise time of SCL after a repeated START condition and after an ACK bit.
Timing Diagram
SDA
t F
t SU;STA
t BUF
SCL
t LOW
t R
t HIGH
T SU;DAT
t HD;STO
t HD;STA
t HD;DAT
t HD;STA
REPEATED
START
START
STOP
START
Figure 18. I 2 C Interface Timing for Fast and Slow Modes
? 2010 Fairchild Semiconductor Corporation
FAN5702 ? Rev. 1.0.4
11
www.fairchildsemi.com
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